Senior Engineer für digitale Verifikation (UVM / SystemVerilog) – ASIC (m/w/d)

In dieser Rolle unterstützen Sie das Verifikationsteam bei einem ASIC-Projekt und übernehmen eigenverantwortlich die Optimierung von Verifikationsprozessen. Sie entwickeln Verifikationspläne, bauen Verifikationsumgebungen und Test Cases und führen Regression-Simulationen durch und aus. Sie arbeiten eng mit cross-funktionalen Teams zusammen, um die Qualität der ASIC-Designs sicherzustellen. Die Position bietet die Möglichkeit, zentrale Verifikationsmethoden zu gestalten und messbare Systemqualität zu verbessern. Ihre Expertise treibt die Effizienz und Zuverlässigkeit der Verifikation auf Systemebene voran.

• Projekt mit Aussicht auf Verlängerung

• Unterstützung des Verifikationsteams bei ASIC-Verifikationsaufgaben
• Eigenverantwortliche Durchführung und Optimierung von Verifikationsprozessen
• Entwicklung von Verifikationsplänen
• Entwicklung und Implementierung von Test Benches und Test Cases
• Durchführung und Analyse von Regression-Simulationen

• Fundierte, langjährige Erfahrung in der digitalen Verifikation von ASIC-Designs
• Expertise in Constrained Random Verification
• Exzellente Kenntnisse in UVM und SystemVerilog
• Praktische Erfahrung in Entwicklung oder Verifikation mit C++ oder SystemC
• Praktische Erfahrung mit Cadence Verification Tools

• UVM (Universal Verification Methodology)
• SystemVerilog
• Constrained Random Verification
• Cadence Verification Tools
• C++ oder SystemC