Verilog-Prüfingenieur | Verifikation, SystemC, UVM, C++, Python | Inhouse (mwd)

Verilog-Prüfingenieur (mwd) – Vesterling AG

Standort: München

Vertragsart: Unbefristete Festanstellung

Aufgaben

• Verifikation eines komplett neu entwickelten Produkts und Optimierung der Verifikationsumgebung.
• Entwurf und Implementierung von Tests mit SystemVerilog UVM und SystemC.
• Durchführung von Simulationen und Analyse von Test- und Simulationsergebnissen.
• Enge Zusammenarbeit mit dem Designteam und Unterstützung bei der Inbetriebnahme neuer Geräte in der Laborumgebung.

Ihr Profil

• (Fach)Hochschulabschluss einer geeigneten technischen Fachrichtung oder vergleichbare einschlägige Berufserfahrung.
• Mehrere Jahre einschlägige Berufserfahrung in der digitalen Verifikation mit SystemVerilog oder UVM sowie dem Entwurf von Tests, Testaufbauten und Testplänen.
• Erfahrung mit SystemC wünschenswert, kein Muss.
• Kenntnisse in der Arbeit mit Linux und einer Skriptsprache wie Python oder Perl.
• Idealerweise Erfahrung im digitalen Design und mit objektorientiertem C++.
• Gute Deutsch- und Englischkenntnisse.

Benefits

• Gestaltungs- und Lernmöglichkeiten
• Sehr gute Verkehrsanbindung (nahe S‑Bahn‑Station und Bushaltestellen) und Parkplätze für die Mitarbeiter, Bike‑Leasing, Home‑Office
• Flaches Hierarchie‑Klima
• 30 Tage Urlaub
• Gute Bezahlung je nach Erfahrung
• Stabiles, wachsendes Unternehmen
• Übernahme von Umzugskosten

Bewerben Sie sich mit Ihren vollständigen Unterlagen, Angabe der Referenznummer 22892 , Gehaltsvorstellungen und ggf. Reise- und Umzugsbereitschaft.

Referenznummer 22892 – Gehaltsvorstellungen – Reise- und Umzugsbereitschaft – Bewerbung.

Ihre Unterlagen werden von uns ausschließlich nach Ihrer expliziten Zustimmung weitergeleitet. Rückmeldung innerhalb von 2 Arbeitstagen.

#J-18808-Ljbffr