VERILOG Prüfingenieur | Elektronik, Verifikation, SystemC, UVM, C++, Python | Inhouse (m/w/d)

In dieser Rolle verifizieren Sie ein neu entwickeltes Produkt und optimieren die Verifikationsumgebung. Sie entwerfen und implementieren Tests mit SystemVerilog/UVM und SystemC und führen Simulationen durch, um Ergebnisse zu analysieren. Die Position arbeitet eng mit dem Designteam zusammen und unterstützt die Inbetriebnahme neuer Laborgeräte. Der Arbeitsplatz befindet sich in München mit bis zu 40% Home Office; unbefristete Festanstellung.

• Verifikation eines neuen Produkts und Optimierung der Verifikationsumgebung
• Entwurf und Implementierung von Tests mit SystemVerilog UVM und SystemC
• Durchführung von Simulationen und Analyse von Test- und Simulationsdaten
• Interne Zusammenarbeit mit dem Designteam
• Unterstützung bei Inbetriebnahme von Laborgeräten

• Mindestens 3 Jahre Berufserfahrung in digitaler Verifikation mit SystemVerilog oder UVM
• Erfahrung im Entwurf von Tests, Testaufbauten und Testplänen
• Linux-Kenntnisse und Skriptsprachen wie Python oder Perl
• Fachhochschulabschluss oder vergleichbare einschlägige Berufserfahrung
• Idealerweise Erfahrung mit SystemC
• Gute Deutsch- und Englischkenntnisse

• Teamorientierung und gute Kommunikationsfähigkeiten
• Analytische Denkweise
• Proaktive Problemlösung
• SystemVerilog
• UVM
• SystemC